Halbleiter W971GG6SB-25 SAMA5D2 Speicher-ICs 1 Gbit DDR2 SDRAM / 2 Gbit LPDDR2

                                                                  W971GG6SB-25 Datenblatt

Spezifikationen

Funktionell kompatible Komponente

Einzelheiten zum Produkt

Generell beschrieben

Der W971GG6SB ist ein 1G Bit DDR2 SDRAM, organisiert als 8,388,608 Wörter 8 Banken 16 Bit. Dieses Gerät erreicht hohe Übertragungsgeschwindigkeiten von bis zu 1066 Mb/sec/pin (DDR2-1066) für verschiedene Anwendungen.- 25 Jahre.Die Teile der Klassen -18 und 18I entsprechen der Spezifikation DDR2-1066 (6-6-6) (die industrielle Klasse 18I, die garantiert -40 °C ≤ TCASE ≤ 95 °C unterstützt).Die Teile der Klassen -25 und 25I entsprechen der Spezifikation DDR2-800 (5-5-5) oder DDR2-800 (6-6-6) (die industrielle Klasse 25I, die garantiert -40 °C ≤ TCASE ≤ 95 °C unterstützt)Die Teile der Klasse -3 entsprechen der Spezifikation DDR2-667 (5-5-5).
Alle Steuerungs- und Adress-Eingänge sind mit einem paar von externen Differentialuhren synchronisiertDie Eingänge werden am Querschnitt von Differentialuhren (CLK-Aufstieg und CLK-Abstieg) eingesperrt.. Alle E/A werden mit einem einseitigen DQS oder einem differenziellen DQS-DQS-Paar synchron mit der Quelle synchron synchronisiert.

Eigenschaften

● Stromversorgung: VDD, VDDQ = 1,8 V ± 0,1 V
● Architektur mit doppelter Datenrate: zwei Datenübertragungen pro Taktzyklus
● CAS-Latenz: 3, 4, 5, 6 und 7
● Länge des Ausbruchs: 4 bis 8
● Mit Daten werden bidirektionale, differenzielle Datenstrobos (DQS und DQS) übertragen/empfangen
● Rand-Ausgerichtet mit Lesedaten und Mitte-Ausgerichtet mit Schreibdaten
● DLL stellt DQ- und DQS-Übergänge mit der Uhr in Einklang
● Differentialschalteinträge (CLK und CLK)
● Datenmasken (DM) für das Schreiben von Daten
● Befehle, die auf jeder positiven CLK-Kante, Datenmaske und Datenmaske eingegeben werden, werden auf
Beide Kanten des DQS
● Das Programm unterstützt die Bereitstellung von Befehlen und
Effizienz des Datenbusses
● Leseverzögerung = Additive Verzögerung plus CAS-Verzögerung (RL = AL + CL)
● Off-Chip-Driver Impedanz Anpassung (OCD) und On-Die-Termination (ODT) für
bessere Signalqualität
● Automatisches Vorladen für Lesen und Schreiben
● Automatisches und Selbst-Erneuerungsmodus
● Vorgeladener Ausfall und Aktiver Ausfall
● Erstellen Sie eine Datenmaske
● Schreiben Sie Verzögerung = Lesen Sie Verzögerung - 1 (WL = RL - 1)
● Schnittstelle: SSTL_18
● Verpackt in WBGA 84 Kugel (8x12,5 mm2), mit bleifreien Materialien, die RoHS-konform sind

GerätBeschreibungen

DRAM-Chip DDR2 SDRAM 1Gbit 64Mx16 1.8V 84-Pin WBGA

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